デジタル回路設計用のハードウェア記述言語の一つです．プログラム記述によりハードウェアの動作や構造を表現します．VHDL 用のシミュレータで動作検証が行え，RTL（Register TransferLevel）スタイルで記述すると，論理合成ツールによってゲート・レベルのネットリストへ変換できます．デジタル回路設計ではVerilog HDL とともに広く使用されています．Verilog HDL に比べて，コンフィグレーションやタイプ宣言など，拡張性の高い文法が用意されていますが，RTL スタイルの記述の難易度はVerilog HDL と大差ありません．