ディジタル回路設計用のハードウェア記述言語の一つです.テキスト記述によりハードウェアの動作や構造を表現します.Verilog HDLは,民間企業の商用シミュレーション・ツール用の言語として誕生し,その後IEEE1364として規格化されました.Verilog HDL 用のシミュレータで動作検証が行え,RTL(Register Transfer Level)スタイルで記述すると,論理合成ツールによってゲート・レベルネットリストへ変換できます.ディジタル回路設計ではVHDL とともに広く使用されています.