Verilog HDL

Verilog HDL

デジタル回路設計用のハードウェア記述言語の一つです．プログラム記述によりハードウェアの動作や構造を表現します．Verilog HDL 用のシミュレータで動作検証が行え，RTL（RegisterTransfer Level）スタイルで記述すると，論理合成ツールによってゲート・レベルのネットリストへ変換できます．デジタル回路設計ではVHDL とともに広く使用されています．

ハードウェア記述言語

このページの先頭へ

論理合成: VHDL やVerilog HDL などのハードウェア記述言語で書かれたRTL（Register Transfer Level）のソース・ファイルをAND，OR，NOT などのゲート・レベルのネットリ...; 全文
ワイヤ・ボンディング: 半導体チップの電極部とリードフレーム，基板上の導体などを細いワイヤを用いて接続する手法をいいます．電線の両端は，ハンダ付けではなく圧着方式をとります．圧着方式とは，互いに押し付け，接合を行う方法です．...; 全文