FPGA の開発において，その回路をある周波数以上のクロックによる動作が求められたり，チップのあるピンからチップ内部のあるフリップフロップまでの信号到達時間を制限しなければならない場合があります．開発者がFPGA 開発ツールに対して明示的にタイミング制約を指示すると，こうした時間的な要求を満たせるようにツールが自動的に回路構成を最適化します．ツールに付属のウィザードを使用したり，テキスト・ファイルに直接記述することで，タイミング制約を与えることができます．