FPGA, CPLD, ASIC 用語集
ヘルプ
ソース・シンクロナス・クロック
Source Synchronous Clocking
ソース・シンクロナス・
クロック
は,送信側が送信データと共に同期用の
クロック
(出力
クロック
)を並走して供給するタイプの接続です.最近のLSI は,データ転送を高速に行うための外部インターフェースとして,ソース・シンクロナス・インターフェースを採用しています.
Quartus II ソフトウェア TimeQuest での SDC 記述例: 基本的なソース・シンクロナス出力
このページの先頭へ
デジタル放送
医療機器
デジタル・エンターテイメント
オートモーティブ
リモート・アップデート
Altera 社などのFPGA がサポートしているコンフィグレーション方法の一つです.例えばFPGAに専用のアップデート制御回路(ハードマクロ)が搭載されているNios II プロセッサを実装した場合...
全文
プロトタイピング
量産を行う前の試作のことをいいます.かつて,FPGA はASIC のプロトタイピング向けデバイスとして用いられてきましたが,最近ではFPGA をそのまま量産向けに使うことも珍しくなくなりました.
全文
FPGA 入門
CPLD 入門
TechOn: 知っていそうで知らないFPGAの素顔
EDN Japan: FPGA Insights
FPGA Watch 第1回:いま振り返るFPGA普及・発展の歴史