FPGA/PLD に搭載されている基本ゲートの機能を使って組み上げた回路ブロック（マクロ）の設計データをいいます．一般にIP（Intellectual Property）コアとも呼ばれ，HDL やネットリストの形式で提供されます．FPGA/PLD の物理的なレイアウト構造に依存しないケースが多く，空き領域があれば実装できることから，“ソフト”マクロと呼ばれています．