HDL で記述されたデジタル回路を論理合成するとネットリストが作成されます．このネットリスト情報に従い，ゲートやネット（接続）をFPGA の論理ブロックやI/O ピンに割り当てる作業を配置配線といいます．この配置配線の作業は，FPGA 開発ツールが自動的に行います．FPGA 開発ツールに対してタイミング制約や回路面積の制約を与えることで，ある程度その制約に合わせた配置配線を行ってくれます．