FPGA, CPLD, ASIC 用語集
ヘルプ
ホールド時間
Hold Time
D
フリップフロップ
や
ラッチ
において,
クロック
立ち上がり時の入力データ変化禁止期間の終了タイミングをいいます.前段のD フリッププップの
クロック
位相が早い場合に
ホールド時間
違反が発生します.ブロック間をトップ階層で接続するデータ信号については,対策が必要な場合もあります.図 1
図 1.
セットアップ時間
と
ホールド時間
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